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针对电信基站，系统架构师需要花费相当多的精力和时间设计高性能时钟和正弦波振荡电路。单芯片收发器虽然整合了许多此类信号发生器，但仍然需要一个参考时钟。一个网络中的各基站一般相互同步，因此该参考时钟必须与一个全网络时序信号保持时序一致。本文讨论一个高性能时钟发生器如何配合一个或多个集成收发器工作，以便简化整体设计、降低复杂度和成本，同时实现出色的系统接收和发射性能。即使基站长时间丢失时序参考信号，网络中的所有其他基站仍能保持同步。
基站时钟架构
最常提到的一个基站参数是其载波（或本振）频率。产生本振的频率合成器是基站的重要组成部分，但正如所有系统设计师都知道的那样，本振只是基站需要的多个内部频率中的一个。单就收发器而言，除了向混频器级提供载波频率的本振(LO)以外，数据转换器需要采样时钟，数字滤波器需要时钟，I/O总线则通常需要数据时钟。
使用集成收发器，系统架构师可以节省大量设计时间和成本，如图1中的虚线框所示。除了接收器和发射器电路以外，单芯片收发器还集成锁相环(PLL)，以产生各种信号处理模块所需的时钟和正弦信号。不过，再高集成度的收发器也需要参考时钟输入。
诸如ADI公司AD9356和AD9357之类的单芯片2×2多输入/多输出(MIMO)收发器，提供两种不同的参考时钟选项。一种是将一个外部晶振配合片内数字控制调整电路(DCXO)使用，另一种是为器件提供一个外部时钟。AD9356/7接受32～48MHz范围内的参考时钟频率。
用户端设备(CPE)等用户站使用基站所发送的信息与无线网络同步。CPE设备会微调其本振频率，同时也会与基站主时钟保持时间同步。因此，上述外部晶振加DXCO选项是针对此应用的一种低成本、高性能解决方案。
基站会有其他要求。例如，运营商通常要求特定网络内所有站点的帧和符号边界保持时序一致。由于基站负责向其相关用户站提供时序信息，因此这一要求意味着网络内的所有基站必须锁定至一个外部时序参考。系统架构师使基站同步的方法一般有两种。一种方法是使用GPS接收机所提供的1pps（脉冲/秒）输出，另一种方法则使用IEEE 1588标准所规定的网络时序协议。无论何种情况，图1所示的收发器参考时钟输入均与时序参考（例如，1pps GPS时钟）同步。
基站参考时钟设计考虑
如图1所示，集成收发器将参考时钟用作PLL的输入。如果是RF PLL，基站会将参考时钟倍乘至最高为LO频率。此乘法系数可以是8或更大。因此，为使收发器实现高性能，参考时钟的相位噪声必须非常低。
图1 2x2 MIMO基站收发器架构
参考时钟还必须与外部时序参考同步，对于GPS，它是1pps。
同步的一个重要结果就是“保持”的概念。如果时序参考丢失（例如，建筑物在每天的某一时间段挡住GPS卫星信号），参考时钟必须保持与存在时序参考情况下一样的状态。ANSI/T1.101-19873等标准将保持要求划分为多种层次，每种层次均规定了特定时间内允许的不同最大偏移。Stratum 3E是Bellcore GR-1244-CORE4所定义的一个附加层次，它要求时钟源在24小时内的偏移量不得超过亿分之一。
正如下面的N×N MIMO系统部分所述，如果一个基站在多输入多输出架构中使用两个或更多收发器，该基站必须使所有收发器与同一时序参考同步。为了降低器件数量及成本，参考时钟应能够提供多个完全相同的输出，每个输出都能驱动不同的收发器模块。
案例研究：提供外部时钟
本案例研究使用AD9356/7 2×2 MIMO集成收发器作为基站系统的组成部分。如前所述，AD9356/7要求32～48MHz的参考时钟频率。要将此时钟与时序参考同步，需使用具有出色相位噪声性能的灵活PLL，像ADI公司的4/8通道输入网络时钟发生器/同步器AD9548完全符合这一要求。时序参考输出连接到AD9548的一路参考输入，一个低相位噪声时钟连接到系统时钟输入。输出设置为AD9356/7所需的32～48MHz参考时钟。图2显示了一个GPS同步系统的框图。
图2 采用GPS参考的基站架构
一些网络时钟发生器可以支持极宽的输入频率范围，从而提供各种不同的时序参考和低相位噪声时钟。明智选择输入频率可以简化设计，降低成本，实现最佳的发射和接收性能，并达到保持性能要求。
AD9548利用数字锁相环(DPLL)将输出时钟锁定至时序参考，而不是模拟PLL。这种技术可使系统实现极佳的保持性能，只受系统时钟源的时序漂移限制。此外，决定AD9548输出时钟相位噪声性能的因素是系统时钟的相位噪声，而不是时序参考，因此该器件可以接受高噪声时序参考，而不会将此噪声传递至其输出。
