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1 硬件平台概述
HF通用信号产生平台在综合控制器的控制下产生 1.5M~30MHz的HF标准通信信号(包括AM、FM、FSK、SSB、DSB、CW等)，输出电平-40~0dBm，步进值1dB。平台主要由综合控制器、HF信号产生器、HF频率综合器、功放和天线五个模块单元组成，。综合控制器实现平台的整体控制，主要包括FPGA配置、信号参数控制等。HF信号产生器主要由FPGA控制单元、DDS信号产生单元等部分组成。为滤除信号产生器中的杂散频率分量，保证输出信号的质量，采用截止频率为 30MHz的低通滤波器。HF频率综合器产生300MHz时钟信号，提供给DDS使用。信号产生器生成的通信信号经功放、天线输出。
2 综合控制器
综合控制器主要由工控计算机、控制器接口卡等组成。系统采用分层控制方式，控制参数由控制人员通过综合控制器的控制界面输入或接收外部的控制指令来获取。这些控制参数通过工控机中的控制接口卡，经分系统中相应的控制参数接口输入到相应的分系统中，以实现对平台各个单元的工作模式及具体通信参数的控制。综合控制器在工作时，负责向其控制的设备注入运行参数，工作时对可控设备的工作状态(基带信号类型、码速率、信号样式、工作频率、功率输出、跳频参数等) 进行调控，根据指令刷新运行参数。根据所采用的控制方案可以将控制系统分为两部分，一是综合控制器中的控制接口卡，另一部分是各个模块单元(即信号产生器、频率综合器)的控制参数接口。
控制接口卡采用微机PCI插卡的模式，实现微机与模拟器之间的连接。控制接口卡占用7 个I/O口地址，读写(基地址+0)端口代表地址数据总线上传输8位数据信息，写(基地址+2)端口代表地址数据总线上传输高8位地址信息，写(基地址+ 7)端口代表地址数据总线上传输低8位地址信息，(基地址+3)、(基地址+4)、(基地址+5)、(基地址+6)端口则控制GPS秒信号的输出，以产生模拟器所需的启动、结束脉冲。
3 HF信号产生器
HF信号产生器采用了软件无线电的思想：首先在硬件上搭建一个通用的通信信号平台，每一种特殊的调制方式和工作体制都有一套专门的软件来完成，实际使用过程中只需要在通用的通信平台上加载一定的软件即可完成特定的功能。HF信号产生器包括控制参数接口和信号产生单元。
3.1 控制参数接口
控制参数接口主要实现各模块单元控制参数的获取。主要由一片可编程CPLD芯片(isp1032E-70LJI)编程实现。
3.2 信号产生单元
本单元所采用的硬件平台方案为DDS+FPGA方案，DDS实现信号调制，FPGA实现信号处理。DDS本身具备信号的频率调制、相位调制及幅度调制功能，因此信号处理部分需要完成相应的基带数据处理并能够同步控制DDS。FPGA是一种现场可编程逻辑阵列，它内部含有大量的实现组合逻辑的资源，借助于 EDA工具，设计者可以很方便地将这些逻辑门连接起来组成乘法器、地址发生器等各种逻辑块，利用这些逻辑模块又可以组成FIR、FFT等更高级别的逻辑结构[1]。像微处理器一样，基于RAM的FPGA可以无限制地重复编程，本系统中加载一个新的设计只需要几百毫秒，这样利用实时现场重构可以大大减少硬件的开销。
信号产生单元采用软件无线电技术，即采用通用的硬件平台，依据加载不同的软件来实现不同的功能。
显然，系统在工作中将各种调制方式体现为不同的调制文件(*.o)，新的调制方式对于系统而言只是增加调制文件，这是典型的软件无线电思想。在信号产生单元中，这些调制文件的载体是FPGA，这里需要考虑的是如何灵活地实现调制文件的加载，或者说如何根据上层需要，对FPGA进行任意构造。根据任务改变的需要，在不同的任务阶段，利用其现有的硬件资源，按需要形成不同的功能，完成不同的用途。这种转换是完全的，包括功能、算法、芯片管脚定义等。
本文中笔者采用的系统重构方法是：软件平台可对功能电路进行编程、编译、仿真和控制等，形成构造代码(比特流文件)，即调制文件不通过外部ROM，而是借助系统总线，送入FPGA配置存储器，实现相应功能。
控制参数由控制人员通过微机或工作站的控制界面输入，这些控制参数通过控制接口卡，送到控制总线与数据总线上，平台中的各部分通过自身的分系统控制接口获取相应的参数。这样，控制人员就可以实现对各个部分的控制，完成具体通信参数的通信方式的生成。
分系统控制接口是软件无线电硬件平台中参数获取接口，在这里添加FPGA配置逻辑，以完成配置流程。依靠这一控制流程，只需要在软件中对特定的I/ O端口进行读/写操作，即可实现FPGA这些配置信号的生成。
4 DDS
4.1 DDS原理
DDS技术从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，然后通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。下面以正弦函数的产生为例建立DDS的概念。假定一个频率为fc的载波，其时域表达式为C(t)=Acos(2πfct+θ0)。由上式可以看出：C(t)是关于相位的一个周期函数，如果存储整个周期内每个相位对应的幅度值，那么对于任意一个频率的载波，在任意一个时刻，只要知道载波的相位，就可以通过查表得到C(t)的值。这就是DDS的基本原理。
它由相位累加器、只读存储器(ROM)、数模转换器(DAC)及低通滤波器(LPF)组成。fc为时钟频率，K为频率控制字，N为相位累加器的字长，m为ROM地址线位数，n为ROM数据线位数(为DAC的位数)。
DDS在结构上可划分为数控振荡器NCO(Numeric Control Oscillator)和数模转换器DAC(Digital Analog Converter)两个模块。模块NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为：
模块DAC将NCO产生的数字幅度值线性地转为模拟幅度值，DDS产生的混叠干扰由DAC之后的低通滤波器滤除。DDS的频率分辨率为最低输出频率△fmin=fc/2N，只要N足够大，即累加器有足够的长度，总能得到所需的频率分辨率。输出频率fO由频率控制字K决定，即fO=K·fc/2N。根据奈奎斯特采样定理，DDS的最高输出频率fOmax应小于fc/2，在实际中， fOmax一般只能等于fc的40%。DDS的频谱中相位噪声小，但离散寄生信号明显。其杂散噪声来源于相位截断误差、幅度量化误差和由DAC产生的误差。
4.2 AD9854
AD9854是由AD公司生产的单片DDS芯片，它集成了48-Bit频率累加器、48-Bit相位累加器、正余弦波形表、12位正交数模转换器以及调制和控制电路，能在单片上完成频率调制、相位调制、幅度调制以及IQ正交调制等多种功能，具有广阔的应用领域。文献[2]列出了AD9854输出信号的窄带、宽带杂散的例子。
AD9854通过内部的一个长39B的寄存器标存储相关的各种控制字和状态字。用户通过I/O与该寄存器表通信。I/O缓冲区的内容必须在更新脉冲的作用下才能刷新到寄存器表中，这样可以很好地达到同步。I/O与外部有并行和串行两种通信方式，工作在并行通信模式时，端口的更新速率最高为100MHz。
AD9854的频率控制字长为48位，则平台输出信号的可编程控制频率精度为：△f=300×106/248=1.066×10-6。AD9854的相位控制字长14位，则平台输出信号的可编程控制相位精度为：Pmin=π/214=1.917×10-4。
各种通信调制信号的生成过程是平台工作的另一重要内容，因篇幅所限未做论述。FPGA的发展趋势是在内部软嵌入或硬嵌入DSP芯核，如 QuickLogic公司的QuickDSP系列，它提供了嵌入式DSP构件并能很容易地实现DSP模块与可编程逻辑的同步。这些产品的出现将会打破软件无线电的技术瓶颈，进一步推动软件无线电的发展。
参考文献
1 Xilinx公司. Virtex 2.5V field programmable gate array.2000
2 AD公司. AD9854.2000
3 曹志刚，钱亚生. 现代通信原理. 北京：清华大学出版社，1998
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