摘要：匹配滤波器因具有大的时间带宽积而在扩频和CDMA通信中受到极大重视，不仅作为快速捕获和RAKE分集等传统技术的最佳方案，而且在多用户检测、智能天线、多速率甚至是软切换等方面也都能发挥其优势；对匹配滤波器捕获的基本原理进行了研究并着重讨论了其多种FPGA实现结构。
关键词：直接序列扩频；数字匹配滤波器；折叠滤波；部分相关
20世纪80年代末90年代初，直接序列扩频码分多址(DS/CDMA)开始进入商用，宽带码分多址(BCDMA)的概念也相继提出，对具有大TW(时间带宽积，越大表明多址能力越强)值的匹配滤波器需求强烈，随着超大规模集成电路(VLSI)和逻辑可编程门阵列(FPGA)的发展使这一需求得以满足。针对CDMA通信中的快速捕获和各种实际情况折叠滤波、部分相关等多种数字匹配滤波器(DMF)结构相继提出。
DMF码元捕获的基本原理
设接收到的中频采样信号为：
其中AK=±1为第k个信息符号；PN(nTS)为码片周期为L的PN序列；该PN序列的码片速率为fpn；TS=1/fs为采样周期；fc为中频信号的中频频率； Φ0为中频的初始相位，是均匀分布于[0,2л]的随机变量。a(nTS)是均值为0方差为δ2的正态分布的白噪声。设fc已知，则选取本地匹配滤波器为与Φ0无关的复指数型函数：
h(n)=PN(nTS).e-j2лfcnTS，假设PN序列采用周期L=1023的m序列，且fs=4fc，fc=fpn，则一个信息符号对应的采样点为N=L.fs/fpn=4092，对一个信息符号做N点循环相关并取模：
其中信息分量：
噪声分量为随机变量：
其均值为0，方差。图1为的部分曲线示意图。
图1的部分曲线示意图
可以看出m=0时，|RS(m)|取得最大值，则在无噪声时只要找出|RS(m)|的最大值点即为码元同步的起点。可见码元捕获方法的依据是PN序列尖锐的自相关特性，在一个信息符号长度内做循环相关，相关值的模的最大位置即为码元起点。
传统串行匹配滤波器
传统串行数字匹配滤波器有如图2所示的2种等价结构。
图2 传统串行数字匹配滤波器的2种等价结构
本地码aN-1…a0预先存储于FPGA寄存器中，a0是本地码首位(为了节省slice，一般本地码用片内RAM存储)，输入抽样数据Xi从左端送入匹配滤波器，经过乘法和加法运算每一个时钟周期都有一个相关值输出。设本地码长L=256，对于图2的第一种结构意味着至少256个抽头，对应256个乘法单元，加法网络需要至少8级流水线结构，因此采用传统串行结构设计实现匹配滤波器所消耗资源是非常大的。设每个样点采用6b量化，过采样率为4，对于FPGA器件占用触发器数目可以用下面的公式来计算：占用触发器数=每个样点的量化位数×过采样率×抽头数目，因此第一种结构需要的触发器数为6×4×256=6144相当于3072个slice。第二种等价结构虽然减少了加法器网络，但随着每级加法器后面寄存器位宽的增加硬件规模仍然很庞大。采样时间间隔为1/4TC(TC=1/fC)，平均捕获时间Ta=(L+L/2)TC=3/2LTC，而一般采用滑动相关的方法平均捕获时间Ta=LTD，其中TD为滑动相关的相关积分时间，TD>>TC。所以传统串行匹配滤波器结构虽然占用的资源大，但实现简单，捕获时间短，随着大规模集成电路的发展，在快速捕获中具有很强的生命力。
并行匹配滤波器
并行匹配滤波器的结构，如图3所示，将周期为L的本地码分成K段，每段长M=L/K，图3中K=4，M=256，共4路。不难看出，由于将本地码分成了多组，每路匹配滤波器输出值大于门限时都可以认为捕获成功，所以该种结构的滤波器的平均捕获时间为：3/2(1/4L)TC=3/8LTC，是传统匹配滤波器的1/K。因此这种并行结构的匹配滤波器具有捕获时间短的优点，但是由于将本地码分成若干段，所以这种结构的滤波器抗干扰能力有所降低，将并行匹配滤波器增加参考支路用于信道估计，有助于提高其抗干扰能力。
图3 并行匹配滤波器的结构图
折叠匹配滤波器
折叠滤波器的结构如图4所示。如果滤波器的时钟频率是K倍的采样数据速率，对于一个256的本地码序列这种折叠滤波器只需要256/K=64个抽头，这里K=4。每4个时钟周期送入一个采样数据。在折叠滤波器中码字必须以折叠的形式存放，在第一个时钟周期a0…a63被送入64个抽头单元中，同时a0加法器中注入一个0，第一个时钟结束时加法器的结构送入保持寄存器。第二个时钟周期a64…a127被送入64个抽头单元当中，a64加法器的送入来自保持寄存器，第二个时钟周期结束时加法器的结果送入保持寄存器；接下来的两个时钟周期的情况与此类似，第四个时钟周期结束时结构送入捕获寄存器。可以看出这种折叠滤波器复用了加法器，在保证平均捕获时间与传统串行匹配滤波器相同的条件下，大大节省了加法器网络所占用的资源，图4结构所占用的资源=256/4[8(16b加减法器)+9(延时单元)+1(本地码存储单元)]+30(控制单元)=1182 slices，与传统匹配滤波器相比节约了大概2/3的资源。
图4 折叠滤波器的结构图
进一步提高时钟频率可以使资源利用率更低，但是对于硬件设计来说时钟频率的提高使得设计的难度加大，所以在采用折叠滤波器的情况下要综合考虑信息速率，过采样率和硬件所能够支持的时钟频率，使得在硬件所能达到性能条件下，最大限度地降低资源利用率。
基于多项分解的匹配滤波器
在FIR滤波器中，转移函数为：
L为滤波器长度，可以将滤波器的冲击响应分成D组，L/D = Q ,Q ∈ Z， 则：
对接收信号进行M倍过采样时，在本地码相应位置插0，即：
于是可以得到如图5所示的滤波器网络结构图。
图5 基于多项分解滤波的网络结构图
这里M=4,D=16，将本地序列的首位定义为h(1023)，末位定义为h(3)，实现结构如图6所示。在16倍时钟速率下采用循环存储的方法，输入采样数据送入RAM1，16个子滤波器输出送入RAM2，第一个时钟周期读入RAM1中地址0处的数据，h(63)…h(3)送入抽头单元，加法器结果送入琐存单元，同时将保持寄存器1中的结果送入RAM2中的0地址单元。第二个时钟周期读入RAM1中地址为64处的数据，h(127)…h(67)送入抽头单元，加法器结果移入锁存器，同时将保持寄存器2中的数据送入RAM2中地址为1的单元。后面14个时钟周期做法类似，在第16个时钟周期结束的时候，所有锁存器的结果送入保持寄存器，同时清0。
RAM2中的数据以地址为17的间隔输出，送入加法器，每16个数据的和为滤波器的输出。从图6中我们可以看到，滤波器的抽头数目和分组的多少有关，由于加法器分时复用，所以分组越多，所用的资源越少。同时由于不需要延时单元，所以大大减少了对延时寄存器的占用。资源占用数目比折叠匹配滤波器还少。但是我们也可以看到，这种结构的滤波器对时钟的要求较高，在设计的时候必须考虑硬件所能支持的最高时钟频率，同时该结构的设计复杂度较大，由于要预先对数据进行存储，捕获时间相对较长。
以上讨论的是具有通用结构的匹配滤波器，对于特殊的情况还存在着其他结构比较优秀的滤波器，例如文献[5]，[6]根据广义Golay序列的构造方法分别提出了针对WCDMA主同步信道的两种级联数字匹配滤波器，极大地节省了资源提高了运行速度，虽然不是通用的结构但也有较高的实用价值。
图6 实现结构图
结语
分析了数字匹配滤波器原理的基础上着重分析了多种滤波器的FPGA实现结构，并对每一种结构给出相应的分析结果。随着通信技术的发展，数字匹配滤波器将在今后的实际应用中起着更大的作用，本文在对其结构的设计上具有指导意义。
[5]朱春梅，牛凯，吴伟陵1WCDMA主同步信道匹配滤波器的改进与实现[J]1北京邮电大学学报，2002，(9)1
[6]牛凯，王双全，吴伟陵1一种新颖的WCDMA主同步信道匹配滤波器[J]1电子学报，2002，(10)1
