理想的10-Gbit/sec接口标准简化元件互连

发布: 2010-10-22 23:47 | 作者: | 来源: | 字体: 小中大

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随着互联网用户的增加和增值应用对带宽需求的不断增长，互联网通讯流量每年都以惊人的速度在发展。与此同时，对互联网的核心也要提供更快的连接，并且原来仅为网络核心部分提供的连接也开始向边缘扩展。

　　现在服务供应商在为传输网提供OC-192 (10-Gbit/sec)连接，而设备供应商正在为城域网（MAN）设计10-Gbit/sec的接口。在10-Gbit/sec数据速率下，10G以太网的出现给系统设计师们提供了除基于PoS和ATM的OC-192分组以外的另一种协议选择。

新接口的要求：

　　在 10 Gbits/sec上大量不同协议的普及和数据率本身为系统设计带来了一系列的挑战。对系统设计师来说关键的是有一个满足IP和光网络设备要求的标准的器件接口。

　　理想地说，这样的接口必须能转发PoS和ATM 信元, 以及10-G以太网帧。这个接口也必须能支持同时转发多通道的OC-48 (2.5-Gbit/sec), OC-12 (622-Mbit/sec), 和 OC-3 (155-Mbit/sec)通道化的PoS和ATM接口、千兆以太网和快速以太网，以满足多业务的话音和数据网络的新一代的路由器和交换机的需要。

　　10-Gbit/sec系统的设计者正面临着更紧缩的功率预算和布线空间的不足。同时普遍都认为标准的接口是必需的，因为它可以降低系统设计风险，并且通过能够重新使用不同线卡和系统间的结构，加快面市时间。

PL4系统接口

　　PL4接口使得S.D.G组织的接口规范的悠长历史得以继续发展下去，这个组织包括了超过30个网络设备公司，为下一代网络设备的互用性而工作并制定规范。该组织创立的PoS-PHY PL2的接口规范将以前ATM信元接口的包转发能力提高到622Mbits/sec（该组织创立的PL2的接口规范为以前ATM的622Mbits/sec元件接口增加了分组-转换功能）。而PoS-PHY PL3接口规范将分组交换能力提高到2.5Gbits/sec并被光互联网论坛（OIF）组织定为系统分组接口(SPI)-3标准。

　　在2000年，OIF将SPI-4第一版定为标准，即10Gbit/sec速率、基于64位分组的接口。为了减少管脚数目和降低功率，基于PL3设计的经验和系统专家的意见，Saturn组织提出了PL4，这是一个16位的10-Gbit/sec接口。接着PL4被OIF接纳为SPI-4第2版标准，并被ATM论坛接纳为FBATM-4标准。

　　PL4提供了一种工业标准，特别是用来满足10-Gbit/sec系统的设计需要。和早期的10-Gbit/sec接口相比，PL4在提高信号的完整性的同时降低了系统成本和功率。为此，PL4通过改进半导体技术提高了工作速度，同时采用低电压微摆幅（LVDS）输入/输出（I/O），以提高信号的完整性。

　　从一个高的层次上来说，PL4是一个基于LVDS I/O的16位接口，最低速率为622 Mbits/sec。PL4接口在流量控制上提供了带内控制和一个带外状态通道。状态通道的实现是通过一个2位宽的状态总线，以有利的形式提供了每通道接收器的状态。带内控制指示通道地址、包头和包尾以及检验位。

　　数据和状态通道伴随有时钟信号，当数据通道利用时钟信号的上升沿和下降沿定时的时候使用源同步时钟，而数据通道是基于双数率的设计。PL4接口协议包括了训练标头，使得动态调整机制的设计成为可能。

未知协议的接口

　　现在的网络设备必须支持不同的端口类型，包括多协议和不同的通道化程度，需要大量不同的物理层设备，对系统供应商来说怎样面对紧张的面市时间和资源压力开发出一系列的线路卡是一个挑战。

　　对一个完整的产品系列来说，使用基于通常的多协议接口的架下物理层设备可以减少设计资源和开发时间。同时由于支持多协议的汇聚设备的出现，一种支持不同协议同时传输的接口就显得很重要。通过强大的行业支持推广这种标准接口，系统投资商可以找到大量的商用PHY设备来保护他们的ASIC投资。

　　PL4通过使用简单的控制协议使接口操作从实际的数据转发中分离出来以支持多协议的同时转发。PL4使用带内控制字（有效载荷，空闲，训练控制字）插入到数据转发中。每个PL4数据转发前面都会插入一个指示端口地址的控制字、一个包起始指示和一个基于DIP-4的错误控制码。

　　空闲控制字在没有包数据转发时经过PL4转发。跟在一数据转发后的有效载荷或空闲的控制字也指示了前面转发的包状态终止（EOP）。训练控制字通过接口周期性地转发，使接收器和接收到的数据保持一致。

功效接口

　　新的数据速率继续扩展着设备箱功率密度的限制。同时载波设备的空间正在随着设备功率消耗安置得更紧凑而变得更局促。因此，设备供应商也越来越清醒地认识了他们设计的每个器件的功耗。
器件的接口占用了设备内很大部分的功率。通过使用LVDS的逻辑I/O和作为一个更窄更快的接口，PL4比其他如SPI-4 1版和Utopia 4功耗更小。较窄接口的另一个好处是由于需要较少的连线减少了布局的空间占用。

灵活的即插即用功能

　　10Gbit/sec接口的芯片至芯片的间距取决于设备结构。当PHY设备和链路层设备在同一块卡上时，这种接口可能只需要越过印刷电路板几英寸。但是随着所需线路卡数目的增加，很多箱结构采用了这样一种方法：PHY所需的电路和PHY独立的更高层的包处理设备分开，放在单独的一块卡上。

　　在有些情况下，背板结构可能需要系统接口支持更长的距离，达到数十英寸和二个以上的连接器。这时接口信号的完整性就变得极为重要了。

　　供应商亦面临着去寻找更有效的方法研制出用户需要的多种线路卡。对单个和每一个线路卡进行接口设计和布局优化的成本不再有效。现在的系统接口必须是有效和真正即插即用的，并能控制连线长度的不同，因而不需再在板的复杂设计上付出很大代价。

　　为了支持应用的延伸(如底板和连接器)，PL4规范考虑到了先进的接收机结构。这种接收机使用接口通过动态逐行解除接收数据来得到训练标头，从而通过两个连接器实现跨越一米以上的印制电路板迹线材料的接口能力。当使用PL4动态定标时，PL4也可以是真正的即插即用接口而使布局更为有效。

有效的多通道操作

　　现在的10-Gbit/sec接口需要支持大量的数据，如10G以太网或OC-192C PoS，以及较低速率信号的集合通道如STS-1 (51Mbits/sec) 通道化的OC-192。为了满足这种需要，设定PL4可支持256路逻辑通道，这对从OC-192至STS-1和100，或组成总的10Gbit/s数据率的更快的以太网通道都是足够的。必须注意到，在多通道的PL4实现中，通道可以有不同的带宽——在状态通道中的发送返回队列因此也能获利。

　　为保证在通道间的正确操作，避免数据行头堵塞，数据被分成段，并且以脉冲形式从接口上传送。规格要求这些脉冲必须是16字节的倍数。但既然整个的数据包本身不需要是16byte的倍数，最后一个完成信息包的转发不需遵从这个规则。为了维持带宽顺利地通过多通道，并保证接收器先进先出的有效性，从不同通道的转发可以交叉进行。

　　根据现有的IC技术，可能很难实现在单个的链路层设备上同时传输和接收10-Gbit/sec数据流的包处理功能。因此，系统接口支持单独的(单向的)链路层设备来传输和接收数据流是非常重要的。通过传送从数据通道上返回的带外 FIFO状态信息，PL4发射和接收接口形成分离，并且可互相独立操作，因此支持单向操作。

广泛的行业应用

　　除非被广泛地采用，否则标准接口是不可能达到他们的目标的。早期的10-Gbit/sec 接口因为ATM论坛和OIF产生分歧而引起一些混乱。OIF为了考虑到早期的半导体技术选择了HSTL[PS1]I/O (SPI-4 第一版)，而ATM论坛则为了更高的信号完整性而选择了LVDS(Utopia 4)。

　　但是通过选择一个32位的数据通路，Utopia 4不足以减少设备费用和功率或提供一个简单的机制来支持单向的链路层应用。作为下一代的接口，PL4给OIF和ATM论坛之间提供了一个很好的结盟机会，并且分别被两个标准组织采纳为SPI-4 Phase2 和 FBATM-4。

　　　PL4规范规定了622MHZ为最小的工作频率来匹配OC-192c PoS数据流的有效载荷和加在PL4协议上的开销。为了支持网络的多种应用，PL4标准没有规定最大的工作频率。

　　使用现有的技术，LVDS信令可以超过800MHZ。但是700MHZ为PHY到16通道的链路层接口提供的净空已远远超过了需要。可超过10Gbit/sec 的能力为 PL4作为较高层设备间如网络处理器，通信管理器和交换器的接口铺平了道路。

　　PL4作为一个常用10Gbit/sec系统接口的确定，对许多标准产品如PHY设备、网络处理器、通讯管理器以及为用户系统设计的可编程逻辑电路和ASIC核心都是一个鼓励，并显著地减少了面市前的时间。PL4结构的可伸缩性使它可以延伸到更高的数据率和网络处理应用上。

全速前进

　　PL4在10-Gbit/sec上的成功设计在工业上被广泛应用。PL4具有16位宽度，在今天的10-Gbit/sec系统接口上是最具管脚功效的。接口同时为简化布局设计和改善驱动间距提供了良好的信号完整性。
PL4的可伸缩性使它成为在10-Gbit/sec的速率上较高层的设备如PHY设备接口的选择。PL4在主要元器件供应商，可编程逻辑电路供应商，核心设备供应商和不断增长的ASIC供应商的支持下将继续在行业上聚集更大的动力。

　　基于这些， S.D.G组织已在计划为40-Gbit/sec速率的接口应用设计PL5（PL4的升级版本）标准的草案。OIF已于今年1月将PL5接受为SPI-5标准。PL4( 将来则是PL5)为设计者在设备配置和显著地减少设计时间和风险上提供了广泛的架下智能特性。

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