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1引 言
数据采集作为获取信息的手段，越来越多的应用在各种工业系统中。目前数据采集系统多以PCI，ISA或。
EPP／ECP等完成数据的传输，这些方式开发调试比较困难，安装不便，通用性和可移植性差；而且PC上的插槽数量、地址、中断资源的有限导致这些方式的可扩展性差［1］。目前广泛应用的USB总线接口具有安装方便、高带宽、易于扩展等优点，USB 2．O的传输速率可达到480 Mb／s，已逐渐成为现代数据传输的发展趋势之一［2］。
2 EZ-USB FX2以及CY7C68013的特点
本文选择C2ypress公司LISB接口芯片CY7C268013(56一pin)，该芯片属于EZ-IJSB FX2系列。Cypress EZ-USBFX2是世界上第一款USB 2．O集成微控制器［3］。其在1个芯片上集成了USB收发器(USB Transceiver)，串行接口引擎(Serial Interface Engine，SIE)，CPU(增强型8051微控制器)和一个通用可编程GPIF接口(General ProgrammableInterface，GPIF)。集成的LISB收发器通过USB电缆的D+和D一线连接到主机，串行接口引擎(SIE)进行数据的编码和解码、完成错误校验、位填充和其他USB需要的信号级任务。
最终，SIE传输来自或将要到达USB接口的数据。FX2的SIE可以在全速(12 Mb／s)和高速(480 Mb／s)两种速率下运行。为了适应USB 2．O增加的带宽，FX2端点FIFO(First In FirstOut)和Slave FIFO(同外部逻辑或处理器连接的缓冲区)组合在一起，这样可以节省内部数据之间的传送所消耗的时间。CPU是具有快速的执行时间和更多特点的增强型8051，他把内部RAM用作程序和数据存储。
CY7C68013有以下主要特征：
(1)软件。8051从下载到内部RAM的程序开始运行，这个特征允许固件程序通过主机下载到芯片内部RAM中，从而方便了调试和固件的改写。
(2)四个可编程。BULK／INTERRUPT／ISOCHRO一NOUS端点，可以是双缓冲区，三缓冲区或者四缓冲区，这样可以根据外部数据的速率调整缓冲区的宽度和深度，以适应不同的需要。
(3)GPIF。允许直接连接到大多数并行接口：8位和16位；由可编程波形述符和配置寄存器来定义波形；支持多个Ready(RDY)输入和Control(CTL)输出。
(4)3．3 V。电压供电，减小了控制器的功耗。
3数据采集系统的硬件设计
本系统主要由模数部分、通信部分和电源转换3个部分组成。整个数据采集系统完成对信号的采集、传输和存储。图1为本采集系统结构框图。
主要工作流程：经过调理的模拟信号经过模／数转换器(ADC0804)转换为数字信号；USB2．O控制器负责把ADC转换后得到的数据读取到其内部FIFO缓冲区，由程序判断ADC的转换结束；中断信号决定ADC上的数据是否有效。PC的用户应用程序发出接收数据的请求，并由设备发出相应的响应决定是否开始传输数据。当系统上电后，系统自动识别设备后加载驱动程序，USB控制器的固件程序通过USB电缆从主机自动下载到其内部程序RAM中，并经过列举和重列举后开始正常工作，计算机可以通过用户软件取得系统的各种配置信息。USB控制器以GPIF(通用可编程接口)Master模式控制数据采集和读取，并通过CY7C68013 GPIF的"波形图"控制ADC的采集和读取数据的时序。
3．1 USB控制器外围电路设计
USB控制器及其外围电路组成了系统的数据读取和传输模块，这部分主要负责读取和传输ADC转换后的数据，并负责与PC机的通信，从而完成这个系统的功能。由于CY7C68013把多重功能都集成到一个片子上，所以外部电路显得不是很复杂，与一般的电路比较，减少了电路复杂的外部数据线和信号线的连接，有利于提高整个系统的可靠性［4］。LISB控制器部分外围电路原理图如图2所示。
CY7C68013用自己的片内晶振电路和一个外部24 MHz晶振组成系统的时钟电路。他有一个片内锁相环(PLL)电路，利用PLL可以把24 MHz振荡器频率倍频至480 MHz供收发器使用。内部计数器把24 MHz的频率分频为内部8051需要的默认的12 MHz的时钟频率。XTALIN和XTALOUT分别为晶振的输入和输出引脚，分别与晶振相连，同时，晶振的两个引脚分别通过一个20～33 pF的负载电容接地。DMINUS和DPLUS为USB的D+，D一信号线，分别和LISB连接器的相应引脚相接。LJSB连接器上的VBUS和GND为总线电源线，整个系统的所需要的各种电压都是通过该电源转换而得到。SCL和SDA分别为I2C总线的时钟线和数据线，在本设计中，系统的固件程序采取从主机下载的方法。因此，这里无需连接外部E2PROM，这两个引脚要分别通过一个2．2 Ω的电阻连接到电源引脚VCC上。RESERVED引脚为芯片的保留引脚，通过一个2．2 Ω接地。
RESET引脚为芯片的复位引脚。该引脚有一个滞后作用并且低电平有效。因为内部锁相环在VCC升至3．3 V后大约200 μs保持稳定，所以，RESET引脚所连接的外部RC网络要取适当的值来满足这个需要，典型的取值为：R-100 kΩ，C=0．1μF。wAKEUP为唤醒引脚，在805l和芯片的其他部分为低功耗状态时，USB系统挂起，PLL和晶振停止工作，当外部逻辑触发wAKEUP，晶振重新工作之后，PLL趋于稳定，同时，8051也会收到一个唤醒中断。RDY0，CTLO，CTL1引脚分别和对应ADC及其外围电路的接口相连，FD[15：0]分别和ADC的对应数据线连接。
3．2 A／D采样通道设计
本文采用的是CY7C68013的GPIF工作模式，因此直接利用了GPIF的16位并行接口，这样每次可以按字(2个8位)读取数据。考虑到ADC0804的廉价，并且省去了连接多路选择器和其相关的控制接口电路等因素，提高系统的可靠性，利用2片AI)C0804同时与GPIF接口相连接，避免了利用多路开关时的所需的转换时间m56,在程序部分，也省去了选择模拟信号通道部分。
来源：维库开发网
