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为了克服传统监测测向处理系统通用性和扩展性差的缺点[1]，本文依托软件无线电技术[2]，对一体化设计所需的高速实时数据采集以及高速实时分析处理所需的终端处理硬件结构进行了深入阐述。该系统能够满足目前新体制和复杂信号环境下的监测测向设备各项指标要求，在有效节约资源和成本的同时，拥有较高水平的多系统集成效能。在研究过程中，本文综合考虑目前数字处理终端与不同类型CPU(主机)的接口与结构关系的优缺点，最终选择了基于Compact PCI体系的高性能监测测向处理平台设计方案。
1 系统结构
本文所述的平台结构具有灵活性和开放性的特点，其主要工作原理为：大规模FPGA用于接收多通道高速采样数据流，完成必要的预处理；主控FPGA依据每路信号的处理要求仲裁各路FPGA/DSP的片选信号，同步启动进行实时处理；多片实时处理DSP和主控FPGA紧耦合构成并行处理系统的核心；最后通过局部总线接口送入中央处理CPU作进一步分析处理，完成信息的综合存储管理等[3]。系统结构框图如图1所示。
2 具体方案
2.1 高速数据采集
高速数据采集是高性能监测测向处理平台研究[4]的首要问题。其设计与实现，一方面由需求引导，另一方面也要求对系统各个环节有整体的把握。合理设计模拟信号调理电路、高稳时钟产生电路、高速数据流传输路径、合理的时序及控制逻辑，并充分考虑信号完整性和电磁兼容等问题，是设计一个高性能数据采集模块的基本保障。
对于本文所关注的高速数据采集而言，若直接采用满足采样率设计要求的单片ADC芯片实现，会带来动态范围不够、缺乏灵活性和成本较高、风险较大等问题。而如果选择采用多片采样率较低的芯片用交替采样的方法来实现高速采样的方案，则电路较复杂，而且多片ADC之间延时的不一致和增益的不匹配会使采样后的信号难以无失真的复合。鉴于此，本文所述的高速数据采集设计思路是：模块化设计具有适当采样率的A/D板，基于频带分割和精确同步触发的宽带、大动态数据采集方案。本技术架构在硬件设计上具有模块化、可扩展的特色，在性能上具有等效采样率高及采样带宽不受ADC及调理电路限制的优点。采集模块工作原理如图2所示。
高速ADC是大功耗器件，通常更高的采样率将消耗更多的功耗。在使用多ADC多通道的系统中，耗散问题则更为严重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，该器件功耗127 mW，用1.8 V低压模拟电源工作，提供73.4 dB的信噪比和85 dB的无寄生动态范围。0.17 ps RMS的超低孔径抖动允许其以卓越噪声性能进行中频欠采样。创新性数字输出可以设置为全速率CMOS、双数据速率CMOS或双数据速率LVDS。双数据速率数字输出允许数据在时钟的上升沿和下降沿发送，从而将所需数据线数量减少了一半。另外，对高速信号进行高分辨率的数字化处理需审慎设计时钟电路，就LTC2261和LTC其他高速14 bit系列ADC所表现出的性能看，在高速采样时，0.5 ps的抖动就可对SNR产生明显影响。由公式(1)可以看出，采样速率越高、转换位数越多，对A/D采样时钟的抖动指标要求就越高。
就LTC2261来说，10 ps的时钟抖动将在输入频率为1 MHz时产生0.8 dB的SNR损耗。而在输入频率为120 MHz时，SNR将被降低至41.1 dB。这给高精度时钟电路设计带来了挑战，通常只有选择昂贵的高性能压控晶体振荡器才能保证应有的性能。而美国国家半导体公司提供的超低噪声时钟抖动滤波器LMK04000系列提供了另外一种低成本的选择。该滤波器采用简洁的外置晶体及级联PLLatinum架构，12 kHz～20 MHz的RMS抖动为150 fs，100 Hz～20 MHz抖动为200 fs，时钟输出信号为LVPECL/2VPECL、LVDS和LVCMOS，可以有效改善系统的性能及准确度。其特点是内置高性能的级联锁相环(共2个)、低噪声晶体振荡器、高性能的内置压控振荡器以及低噪声分频器和驱动器。第一个锁相环有2个不同配置可供选择，可以选用简单的外置晶体振荡器或压控晶体振荡器模块执行滤除抖动功能。第二个锁相环可利用内置压控振荡器产生低噪声时钟。
2.2 高速高流量数据存储
采样速率及分辨率越高，则转换后的数据流传输带宽越大，对后续数据传输的实时调度和连续存储的要求就相应提高。现在通常采用的方法是通过扩展位宽以降低传输速率[4-6]。但是，如果通过扩展位宽实现高速数据流的实时海量数据存储必将增大设备规模，对存储深度或者持续采集时间的限制也是非常突出的。本文对存储容量、访问速度、存储区管理的灵活性进行了研究，结合FLASH存储阵列，设计实现了基于FLASH存储器的高速高流量数据存储卡。该存储卡符合CPCI 6U标准，具有模块化、标准化、易扩展以及高稳定性等特点，解决了数字后处理过程中在编码分析和协议解析阶段对连续无失真采样数据的实时存储难题。其主要研究内容包括：采用FPGA进行高速信号的调度处理和缓存，以解决高速数字接口的问题；采用超大规模FPGA实现对存储区的可在线配置灵活管理，以实现整个模块的高集成度、高可靠性、存储区管理灵活（支持冗余备份）等目标。由此实现的海量数据存储子系统结构采用标准化、模块化设计，具有高速率、低功耗、可移植、易扩展的特性，可以满足不同任务的需要。
作者：康 凯 朱然刚 胡 磊 来源：电子技术应用
